高速ADC的一般性建議、電路設(shè)計建議、布板建議

本文可作為高速數(shù)據(jù)轉(zhuǎn)換器電路設(shè)計和布板建議的簡明資源，是對高速數(shù)據(jù)轉(zhuǎn)換器及其評估板數(shù)據(jù)資料中電路設(shè)計和PCB布板信息的補充。用戶應(yīng)根據(jù)其特定應(yīng)用，仔細閱讀所有可用資源，以使器件在特定應(yīng)用中實現(xiàn)最優(yōu)性能。文中以14位模數(shù)轉(zhuǎn)換器(ADC) MAX12555為例，這些型號分別針對65Msps/80Msps/95Msps的采樣速率進行了優(yōu)化，適合所有IF和基帶應(yīng)用。

本文分為三部分：一般性建議、電路設(shè)計建議、布板建議。

• 一般性建議概要介紹了如何在應(yīng)用中發(fā)揮器件的最佳總體性能，討論了一般情況下器件外圍元件的最佳布局，提出了有關(guān)物理PCB本身的建議。
  

• 電路設(shè)計建議介紹了最關(guān)鍵和最敏感引腳處元件的推薦值。

• 布板建議中詳細介紹了外圍元件布局，指出哪些元件應(yīng)放在頂層，哪些應(yīng)放在底層，同時還提供了有關(guān)PCB的附加信息。

請參考：該系列ADC引腳排列見圖1，引腳功能說明見表1。評估(EV)板提供多種選擇，允許單端或差分時鐘輸入、單端或差分模擬信號輸入、內(nèi)部/外部基準等，所以評估板(見圖2和圖3)使用的外圍元件和配置比正常應(yīng)用中多。圖4和圖5為評估板頂層和底層的絲印及元件布局。

圖1. MAX12555的引腳排列

表1 引腳說明
引腳名稱功能

1REFP正基準I/O。滿幅模擬輸入范圍為±(VREFP - VREFN) x 2/3，REFP通過一個0.1μF電容旁路至GND。REFP與REFN之間并聯(lián)一個1μF的電容和一個10μF電容。REFP和REFN間的1μF電容應(yīng)與器件位于同一側(cè)，并盡可能靠近器件。

2REFN負基準I/O。滿幅模擬輸入范圍為±(VREFP - VREFN) x 2/3，REFN通過一個0.1μF電容旁路至GND。REFP與REFN之間并聯(lián)一個1μF的電容和一個10μF電容。REFP和REFN間的1μF電容應(yīng)與器件位于同一側(cè)，并盡可能靠近器件。

3COM共模電壓I/O。COM通過一個2.2μF電容旁路至GND。將2.2μF COM至GND的旁路電容盡可能靠近器件，可以放置在PCB另外一側(cè)，通過1個過孔與ADC連接。

4, 7, 16, 35GND地。所有地引腳與EP相連。

5INP同相模擬輸入。

6INN反相模擬輸入。

8DCE占空比均衡器輸入。DCE接低電平(GND)禁止內(nèi)部占空比均衡器。DCE接高電平(OVDD或VDD)使能內(nèi)部占空比均衡器。

9CLKN反相時鐘輸入。在差分時鐘模式(CLKTYP = OVDD或VDD)，差分時鐘信號接在CLKP與CLKN之間。在單端時鐘模式(CLKYP = GND)，單端時鐘信號接CLKP，CLKN接GND。

10CLKP同相時鐘輸入。在差分時鐘模式(CLKTYP = OVDD或VDD)，差分時鐘信號接在CLKP與CLKN之間。在單端時鐘模式(CLKYP = GND)，單端時鐘信號接CLKP，CLKN接GND。

11CLKTYP時鐘模式定義輸入，CLKTYP接GND時為單端時鐘輸入。CLKTYP接OVDD或VDD時為差分時鐘輸入。

12-15, 36VDD模擬電源輸入。VDD連至3.15V至3.60V電源。VDD通過一個≥2.2μF的電容并聯(lián)一個0.1μF電容旁路至GND。所有VDD引腳連至相同電位。

17, 34OVDD輸出驅(qū)動器電源輸入。OVDD可連至1.7V至VDD的電源。OVDD通過一個≥2.2μF的電容并聯(lián)一個0.1μF電容旁路至GND。

18DOR數(shù)據(jù)超量程指示。DOR輸出用來指示模擬輸入電壓超量程。DOR為高電平時，表明模擬輸入電壓超出范圍。DOR為低電平時，表明模擬輸入電壓在量程以內(nèi)。

19D13CMOS數(shù)字輸出，第13位(MSB)。

20D12CMOS數(shù)字輸出，第12位。

21D11CMOS數(shù)字輸出，第11位。

22D10CMOS數(shù)字輸出，第10位

23D9CMOS數(shù)字輸出，第9位。

24D8CMOS數(shù)字輸出，第8位。

25D7CMOS數(shù)字輸出，第7位。

26D6CMOS數(shù)字輸出，第6位。

27D5CMOS數(shù)字輸出，第5位。

28D4CMOS數(shù)字輸出，第4位。

29D3CMOS數(shù)字輸出，第3位。

30D2CMOS數(shù)字輸出，第2位。

31D1CMOS數(shù)字輸出，第1位。

32D0CMOS數(shù)字輸出，第0位(LSB)。

33DAV數(shù)據(jù)有效輸出。DAV是輸入時鐘經(jīng)占空比補償校正后的單端輸出，DAV的典型應(yīng)用是將ADC的輸出數(shù)據(jù)鎖存至后端的數(shù)字電路。

37PD關(guān)斷輸入。將PD強制置高，器件進入關(guān)斷模式。正常工作時PD置低。

38REFOUT內(nèi)部基準電壓輸出。采用內(nèi)部基準電壓時，REFOUT直接連至REFIN，或通過一個電阻分壓器設(shè)定REFIN輸入電壓。REFOUT通過一個≥0.1μF的電容旁路至GND。

39REFIN基準電壓輸入。在內(nèi)部基準模式和帶緩沖的外部基準模式，REFIN通過一個≥0.1μF的電容旁路至GND。此時，VREFP - VREFN = VREFIN x 3/4。在無緩沖的外部基準模式下，REFIN連至GND。

40G/ /T輸出格式選擇輸入。G/ /T接GND為二元補碼格式輸出。G/ /T接與OVDD或VDD為格雷碼格式輸出。

-EP裸焊盤。通過裸焊盤實現(xiàn)與地的低電感連接。將EP連至GND以保證設(shè)計性能。PCB頂層和底層的地平面通過多個過孔連接。

01 一般性建議

• 一般而言，采用帶整體地層和電源層的多層PCB可獲得最佳信號完整性。
  

• MAX12555需要高速布板技術(shù)，包括裸焊盤可靠接地。

• 保持MAX12555模擬部分的內(nèi)層地平面完整性，空隙(void)必須最少。過孔交錯排列，保持非常小的過孔間隙，將空隙減少到最低程度。另外，在關(guān)鍵元件下方應(yīng)布設(shè)完整的地，尤其是接引腳1和引腳2的REF電容、接引腳3 的COM旁路電容、接模擬信號輸入引腳5和引腳6的小電容。

• 將不同的輸入和輸出信號限定在不同的PCB層，如：所有模擬信號輸入位于X層、所有數(shù)字信號輸出位于Y層、所有時鐘信號位于Z層等。盡量將每一層夾在兩層地之間或使用微帶線。

• 使用與地相對的電源平面來減小信號感應(yīng)，將總體噪聲降至最低。功率走線應(yīng)寬一些，以降低IR壓降和電感。

• 對于GND和VDD (電源線)，建議采用多個18mil規(guī)格的過孔。

• MAX12555的所有GND和裸焊盤(EP)必須連至同一地平面。MAX12555依靠EP實現(xiàn)與地的低電感連接，通過多個過孔連至指定地層。所需的過孔數(shù)量取決于孔的尺寸。作為指導(dǎo)原則，Maxim建議采用5 x 5 (總共25個)矩陣的13mil規(guī)格的過孔。最少需要12個過孔。

• MAX12555最關(guān)鍵的輸入、輸出是模擬信號輸入、基準引腳、時鐘和數(shù)字輸出。最關(guān)鍵的引腳是1、2、3、5、6、9、10、38和39。

• ADC周圍連接旁路電容和關(guān)鍵電容的走線應(yīng)盡可能的寬，以減小電阻和電感。建議采用寬度大于或等于10mil的走線。如果元件無法直接連至地平面，則其接地線應(yīng)盡可能寬。這還應(yīng)包括PCB設(shè)計中的接地熱焊盤。

• 如果旁路電容使用熱焊盤與GND連接，每個旁路電容使用兩個熱焊盤，GND端使用過孔以減小電感。

• 高速數(shù)字信號走線應(yīng)遠離敏感的模擬信號線、時鐘線、REFP (引腳1)和REFN (引腳2)。

• 所有信號線(包括REFP和REFN)都應(yīng)盡可能短并且避免90°折線。

• 確保差分模擬輸入網(wǎng)絡(luò)對稱，并且所有寄生效應(yīng)是均衡的。

• 所有旁路電容應(yīng)盡可能靠近器件，最好在PCB同側(cè)，可采用表貼器件減小電感(在下面的布板建議中有更詳細的介紹)

• 通常所有GND旁路過孔尺寸應(yīng)為18mil。

• 為實現(xiàn)最佳性能，需要獨立的模擬和數(shù)字電源。

• MAX12555可接受差分或單端時鐘輸入。

• MAX12555可接受差分或單端模擬輸入，差分輸入可提供最佳性能。

• EP作為器件的主要接地途徑，必須正確連接到指定地平面。

• 使用地線“隔離”ADC電路和PCB上的其它任何相鄰電路。例如：一個PCB上有多個ADC時，利用地平面將每個ADC的相關(guān)電路隔離開來。

02 電路設(shè)計建議

• (引腳1，REFP)：通過一個位于PCB頂層的高頻陶瓷電容(最大1.0μF)將REFP旁路至GND。所有REFP走線應(yīng)盡可能短。

• (引腳2，REFn)：通過一個位于PCB頂層的高頻陶瓷電容(最大1.0μF)將REFP旁路至GND。所有REFP走線應(yīng)盡可能短。

• (引腳1，REFP和引腳2，REFN)：REFP和REFN之間并聯(lián)兩個容值分別為10μF和1μF的高頻陶瓷電容。與引腳1和引腳2連接的任何電容都必須具有良好的高頻性能。

• (引腳3，COM)：COM通過一個高頻性能良好的2.2μF陶瓷旁路至GND。

• (引腳5 & 6，INP & INN)：為獲得最佳總體AC性能，這些引腳與地之間都應(yīng)接并聯(lián)電容，容值依應(yīng)用而定，范圍為5.6pF到12pF。這些電容值可被包含在任何驅(qū)動ADC的抗混疊濾波器諧振電路中，并且應(yīng)被放在電路板頂層。

• (引腳12-15，36，VDD)：使用高頻性能良好的0.1μF和2.2μF陶瓷電容各一個并聯(lián)，將VDD旁路至GND。

• (引腳17，34，OVDD)：使用高頻性能良好的0.1μF和>2.2μF陶瓷電容各一個并聯(lián)，將OVDD旁路至GND。

• (引腳19-32，D13-D0)：包括數(shù)據(jù)輸出引腳與各自負載的串聯(lián)電阻。這些電阻可限制從輸出邏輯驅(qū)動器進入芯片內(nèi)部GND的高頻邊沿電流。選定的阻值與負載電容一起產(chǎn)生的RC時間常數(shù)約為1ns。Maxim公司采用非常小而且低成本的電阻陣列，基本是多只0402電阻構(gòu)成一組。評估板使用的是Panasonic公司的EXB-2HV-221J。

• (引腳38，REFOUT)：采用內(nèi)部基準時，REFOUT直接與REFIN連接，或通過一個電阻分壓器設(shè)定REFIN輸入電壓。REFOUT通過一個高頻性能良好、≥0.1μF的陶瓷電容旁路至GND。

• (引腳39，REFIN)：在內(nèi)部基準模式和帶緩沖的外部基準模式，REFIN通過一個 ≥0.1μF的電容旁路至GND。在無緩沖的外部基準模式下，REFIN連至GND。

圖2. 評估板器件原理圖

圖3. 評估板模擬部分原理圖

03 布板建議

• 將MX12555放置在PCB頂層。
  

• 接著，在引腳1與引腳2之間放置一個1μF電容。該電容應(yīng)位于PCB頂層，并且盡量靠近這兩個引腳。REFP和REFN (引腳1、2)之間跨接的電容應(yīng)在制造公差允許范圍內(nèi)盡量靠近DUT。

• 下一步，放置引腳1至地和引腳2至地的旁路電容。這些電容應(yīng)盡可能靠近共用的1μF電容，同時用過孔將電容的GND一端與指定模擬地相連(也與器件EP相連)。如果第二層有一個地平面，則該地平面應(yīng)延伸到這三個器件的下方以減少引腳1和引腳2上的電感。對于REFP和REFN旁路電容的接地過孔，Maxim公司采用18mil的鉆孔直徑，選擇較大尺寸是因為過孔電鍍后會減小3mil。孔的最終尺寸應(yīng)為約為15mil。

• 接下來，在引腳1與引腳2之間放置一個10μF電容。如果頂層沒有足夠空間安裝此電容，也可以像評估板那樣把它放在PCB底層，利用過孔傳輸信號。該電容與器件引腳間的走線總長應(yīng)減至最小。

• 與引腳1和引腳2連接的走線應(yīng)盡可能短，并且應(yīng)當是匹配的。即：它們應(yīng)當是對稱的，而且長度應(yīng)相同。

• 接著，放置引腳3至GND的2.2μF電容，盡可能靠近器件。如果需要，該電容可放在PCB底層，采用13mil過孔與引腳3連接。走線應(yīng)盡可能短。

• 所有GND引腳(引腳4、7、16和35)應(yīng)與MAX12555器件下方的覆銅相連。

• 應(yīng)遵循以下原則：正確連接MAX12555的EP與指定接地層(最好是第二層)，需要使用足夠多的過孔以降低電感，過孔數(shù)量取決于孔的尺寸。作為指導(dǎo)原則，Maxim公司建議采用5 x 5 (總共25個)的13mil過孔矩陣，最小過孔尺寸應(yīng)為12mil。

• 模擬輸入應(yīng)是均衡的。也就是說，從驅(qū)動源(放大器和濾波器等)到差分輸入端的走線應(yīng)該等長，元件布局應(yīng)相互對稱，這樣，所有的寄生參數(shù)才會均衡。走線長度應(yīng)盡可能短，以降低電感、減小干擾。

• 將輸入引腳5和引腳6的旁路電容放置在PCB頂層靠近器件引腳的位置，盡量減小走線長度。

• 應(yīng)使用某一層(最好是第二層)作為可靠的模擬接地層，推薦使用過孔陣列將其與MAX12555的EP連接。

• 時鐘布線建議(引腳9和引腳10)：

• 時鐘輸入與模擬輸入和基準一樣敏感。應(yīng)像對待模擬信號那樣對時待時鐘信號。避免將時鐘線靠近任何數(shù)字輸出信號線。如果板上有多個ADC，則需隔離時鐘線對，以盡量降低噪聲并減小來自其它ADC的干擾。時鐘信號線不應(yīng)與數(shù)字輸出信號線布在同一層。如果布在同一層，應(yīng)盡量使這兩類信號線之間保持較大間距，并在這兩類信號線之間布隔離的GND，以降低可能產(chǎn)生的任何耦合。

• 建議采用典型值為1.4VP-P的差分時鐘輸入，這是器件的特性之一。但時鐘輸入信號擺幅的峰值并不是最重要的，保證快速上升和下降時間的擺率更重要。另外，內(nèi)部差分放大器可提供增益，對信號進一步整形。評估板采用一個中心抽頭變壓器放大時鐘輸入，以確?？焖偕仙拖陆禃r間，然后再用二極管將擺幅限制在1.4VP-P。對于單端時鐘信號來說，邊沿應(yīng)較陡，并且滿足數(shù)據(jù)資料規(guī)定的最高和最低電壓要求，即邏輯高電平最低為0.8VDD，邏輯低電平最高為0.2VDD。時鐘共模電壓(1/2VDD)由內(nèi)部提供。推薦的接口電路/驅(qū)動器邏輯：任何邏輯輸入，包括CMOS、LVPECL、LVDS都可用于驅(qū)動時鐘輸入。對于高頻輸入信號的應(yīng)用，建議采用非常高速的LVPECL時鐘分配電路，如MAX9320 PECL緩沖器。

• 引腳12-15，36，VDD：最好將0.1μF的旁路電容放在器件引腳旁。

• 引腳17，34，OVDD：最好將0.1μF的旁路電容放在器件引腳旁。

• 數(shù)據(jù)線(引腳19至引腳32)：對于輸出數(shù)椐引腳，從ADC到緩沖器或負載IC的走線應(yīng)盡量短。串聯(lián)電阻盡可能靠近ADC，為確保最佳性能，總負載電容應(yīng)等于10pF。而保證緩沖器或負載IC的地與MAX12555的EP可靠連接，對于實現(xiàn)最佳的AC性能非常重要。如果將數(shù)椐線布在頂層或底層(采用微帶線技術(shù))，則相鄰層必須是地層，以形成有效傳輸線。如果將數(shù)據(jù)線布在內(nèi)層(采用帶狀線技術(shù))，則其相鄰各層必須為地電位以形成有效傳輸線。數(shù)字信號輸出應(yīng)緊密排列在單一總線內(nèi)以控制電流回路。另外，盡量減小MAX12555與數(shù)字負載間的接地層空隙(由數(shù)字信號過孔產(chǎn)生)，當數(shù)據(jù)線進入內(nèi)層時，過孔應(yīng)交錯排列。

• REFOUT和REFIN (引腳38和引腳39)的旁路電容必須靠近器件引腳，使用短的走線直接與器件接地層相連。

圖4. 評估板頂層絲印和元件布局

圖5. 評估板底層絲印和元件布局

總結(jié)：本應(yīng)文是器件和評估板數(shù)據(jù)資料的補充，用戶可在應(yīng)用中根據(jù)提供的建議優(yōu)化器件性能。以上就是天華中威科技小編為您轉(zhuǎn)載整理的內(nèi)容，希望對您有所幫助。