高速PCB信號(hào)完整性問(wèn)題分析及改善方式

為應(yīng)對(duì)航空電子系統(tǒng)高速化、高集成度發(fā)展方向的要求，印制電路板作為電子系統(tǒng)的基石能夠?qū)崿F(xiàn)良好的信號(hào)完整性，以提升電子系統(tǒng)的性能與穩(wěn)定性，深入分析了導(dǎo)致高速印制電路板出現(xiàn)信號(hào)完整性問(wèn)題的兩個(gè)主要因素，提出了相應(yīng)的解決措施，并利用仿真工具Sigrity PowerSI 對(duì)高速印制電路板的布線進(jìn)行仿真優(yōu)化，最終有效改善了高速PCB 板的信號(hào)完整性問(wèn)題。由此可證明，提出的改善措施可應(yīng)用至實(shí)際工程中，用于解決高速印制電路板的信號(hào)完整性問(wèn)題。天華中威科技小編做出如下整理：

背景概述

隨著多電/全電飛機(jī)技術(shù)的提出以及航空電子技術(shù)的不斷發(fā)展， 對(duì)于航空電子系統(tǒng)的設(shè)計(jì)正朝著高速化、高集成度方向不斷前進(jìn)；隨之而來(lái)是對(duì)PCB 設(shè)計(jì)的高要求與高標(biāo)準(zhǔn)， 印制電路板的層數(shù)不斷增加以及小型化要求。基于此種情況下， 印制電路板元器件密度不斷增加， 走線間距逐漸減小， 致使信號(hào)完整性成為數(shù)字電路系統(tǒng)設(shè)計(jì)時(shí)需著重考慮的地方， 對(duì)高速印制電路板進(jìn)行布局布線設(shè)計(jì)時(shí)信號(hào)完整性成為衡量PCB 設(shè)計(jì)質(zhì)量的關(guān)鍵因素之一。

根據(jù)定義知：信號(hào)完整性問(wèn)題所研究的是當(dāng)電子產(chǎn)品工作在高達(dá)百兆赫茲甚至G 兆赫茲頻率時(shí)互連線與數(shù)字信號(hào)的電壓電流波形相互作用時(shí)的電氣特性怎樣影響產(chǎn)品工作性能， 其中信噪比下降或者信號(hào)失真屬于信號(hào)完整性問(wèn)題中兩種常見情況， 噪聲問(wèn)題為文中重點(diǎn)關(guān)注的信號(hào)完整性問(wèn)題， 而信號(hào)反射、信號(hào)串?dāng)_是影響信號(hào)產(chǎn)生噪聲最主要的兩個(gè)因素。

01 信號(hào)反射

影響電路產(chǎn)生信號(hào)反射最直接的因素是信號(hào)在互連線上傳輸過(guò)程中出現(xiàn)阻抗不連續(xù)的點(diǎn)；在傳輸信號(hào)過(guò)程中若發(fā)生導(dǎo)線阻抗不連續(xù)的情況， 易產(chǎn)生信號(hào)反射，如圖1 所示。0區(qū)域?yàn)樽杩狗纸缜埃?1區(qū)域?yàn)樽杩狗纸绾螅?假設(shè)0區(qū)域的阻抗為Z0， 1區(qū)域的阻抗為Z1， 則0區(qū)域的反射系數(shù)τ 為：

圖1 阻抗不連續(xù)示意框圖

由上式（1） --反射系數(shù)τ 計(jì)算公式可知， 當(dāng)互連線上兩相鄰區(qū)域的阻抗不連續(xù)性越差時(shí)， 會(huì)一定程度上增大反射的信號(hào)量。假設(shè)一種極端情況：0 區(qū)域的阻抗為50Ω， 1 區(qū)域的阻抗為0Ω， 其反射系數(shù)τ=（0-50）/0+50=-1， 當(dāng)傳輸?shù)男盘?hào)為5V LVTTL 時(shí)， 反射電壓為-5V， 入射電壓與反射電壓疊加結(jié)果為0V， 末端短路，符合短路點(diǎn)電壓為0 的特征。

根據(jù)上述分析可知：傳輸線阻抗不匹配是導(dǎo)致信號(hào)反射的根本因素， 為減少因反射帶來(lái)的信號(hào)完整性問(wèn)題， 提出以下方式減少信號(hào)反射問(wèn)題。

1.1.1源端串接電阻

源端串接電阻是通過(guò)在源端處附近串接一電阻Rc，用以匹配信號(hào)源的阻抗， 其設(shè)計(jì)示意圖如圖2 所示。一般這個(gè)串接匹配電阻Rc 的阻值都不是很大， 電路中常使用的串接阻值為22Ω 或者33Ω。這種方式是通過(guò)限制電流來(lái)抑制地彈噪聲， 雖然這種電路簡(jiǎn)單易實(shí)現(xiàn)， 但是同時(shí)因增大RC 時(shí)間常數(shù)導(dǎo)致減緩了負(fù)載端信號(hào)的上升時(shí)間， 因此源端串接電阻方式并不十分適用于高速時(shí)鐘等電路中。

圖2 源端串接電阻示意框圖

1.1.2分壓器型端接

分壓器型端接即戴維南端接， 其設(shè)計(jì)思路如圖3 所示。利用上拉電阻R1 和下拉電阻R2 構(gòu)成端接電阻進(jìn)行阻抗匹配， 反射的噪聲信號(hào)借由R1 和R2 吸收。當(dāng)分壓型端接的阻抗Rd（Rd=（R1×R2）/（R1+R2））與傳輸線阻抗Z0相等時(shí)， 將會(huì)達(dá)到最佳阻抗匹配。

圖3 分壓器型端接示意框圖
當(dāng)在系統(tǒng)中使用分壓型端接時(shí)， 能夠完全吸收發(fā)送的波從而實(shí)現(xiàn)反射信號(hào)的消除；假設(shè)傳輸線上無(wú)信號(hào)，可利用戴維南端接電路設(shè)置線路電壓， 穩(wěn)定電路狀態(tài)，該方法非常適用于總線電路使用。但其始終有直流電流從VCC 端流經(jīng)至GND 端， 致使匹配電路中一直有直流功耗， 降低了系統(tǒng)內(nèi)噪聲容限。

以上兩種方式皆是通過(guò)阻抗匹配的方式降低反射的影響， 兩種方法各有優(yōu)缺點(diǎn)， 在進(jìn)行高速電路設(shè)計(jì)時(shí)可結(jié)合具體情況選擇適用的端接電路；當(dāng)然阻抗匹配方式并不僅僅局限于這兩種， 可根據(jù)實(shí)際情況選擇其他合適的方式進(jìn)行設(shè)計(jì)。

1.1.3優(yōu)化拓?fù)浣Y(jié)構(gòu)

行業(yè)內(nèi)將印制電路板的信號(hào)的走線連接方式利用拓?fù)浣Y(jié)構(gòu)表征出來(lái)， 常見的拓?fù)浣Y(jié)構(gòu)整體上可分為點(diǎn)對(duì)點(diǎn)和多對(duì)多的拓?fù)浣Y(jié)構(gòu)。利用點(diǎn)對(duì)點(diǎn)的拓?fù)浣Y(jié)構(gòu)可便于進(jìn)行阻抗控制， 但是易造成布線復(fù)雜；菊花鏈拓?fù)浣Y(jié)構(gòu)多數(shù)情況下用于負(fù)載多的總線系統(tǒng)， 該結(jié)構(gòu)優(yōu)點(diǎn)在于在占用較小布線空間的基礎(chǔ)上實(shí)現(xiàn)單一阻抗匹配， 但是其布線長(zhǎng)度受限；多負(fù)載系統(tǒng)另一種常用布線方式為星形布線網(wǎng)絡(luò)， 可實(shí)現(xiàn)多負(fù)載的信號(hào)同步， 但是存在傳輸線驅(qū)動(dòng)能力不足的問(wèn)題。因此在進(jìn)行PCB 布局布線時(shí)， 尤其是關(guān)鍵信號(hào)， 應(yīng)該先利用軟件進(jìn)行信號(hào)完整性分析來(lái)判斷使用哪種拓?fù)浣Y(jié)構(gòu)來(lái)保證信號(hào)與印制電路板的質(zhì)量。

1.2 信號(hào)串?dāng)_

根據(jù)電磁感應(yīng)定律可知：當(dāng)導(dǎo)線上有電信號(hào)流經(jīng)時(shí)， 會(huì)在導(dǎo)線周圍存在變化的電磁場(chǎng)， 而這磁場(chǎng)會(huì)在與此導(dǎo)線相鄰處耦合出噪聲信號(hào)， 產(chǎn)生信號(hào)串?dāng)_。當(dāng)這磁場(chǎng)變化愈強(qiáng)時(shí)， 產(chǎn)生的噪聲信號(hào)愈強(qiáng)， 即信號(hào)串?dāng)_情況加重。圖4 為理想狀態(tài)下導(dǎo)線間串?dāng)_示意圖， 將下圖中MN 段導(dǎo)線為動(dòng)態(tài)線， 即電信號(hào)在MN 段傳輸， 方向?yàn)镸 點(diǎn)至N 點(diǎn)；OP 段導(dǎo)線為靜態(tài)線， 當(dāng)電信號(hào)傳輸時(shí)，會(huì)在OP 段耦合出噪聲信號(hào)， 該噪聲信號(hào)會(huì)進(jìn)一步干擾其他正常電路。當(dāng)流經(jīng)MN 段信號(hào)趨于平穩(wěn)直到變成直流信號(hào)時(shí)， 在OP 段耦合出的噪聲信號(hào)便會(huì)減弱直至消失；由此可知信號(hào)的跳變是導(dǎo)致串?dāng)_產(chǎn)生的關(guān)鍵因素，電流變化愈大愈快， 在靜態(tài)線上耦合出的噪聲也愈大。

圖4 理想狀態(tài)下導(dǎo)線間串?dāng)_示意圖

信號(hào)串?dāng)_對(duì)高速印制電路板的影響主要表現(xiàn)形式為信號(hào)誤觸發(fā)。信號(hào)誤觸發(fā)是指在高速數(shù)字電路中， 若串?dāng)_噪聲通過(guò)耦合在被干擾線路與信號(hào)接收端產(chǎn)生一個(gè)瞬時(shí)噪聲脈沖信號(hào)， 假設(shè)該脈沖信號(hào)的幅值大于接收端的閾值， 則會(huì)產(chǎn)生不受控的觸發(fā)信號(hào)， 有可能導(dǎo)致后級(jí)電路的邏輯控制功能混亂。

通過(guò)前期查閱資料以及仿真分析得知：減小串?dāng)_的有效措施是減小干擾源與被干擾對(duì)象之間的耦合， 通過(guò)增大傳輸線間距以及減小平行線走線長(zhǎng)度能夠有效避免因耦合產(chǎn)生的信號(hào)串?dāng)_問(wèn)題。因此， 根據(jù)分析結(jié)果主要利用以下幾種方法來(lái)抑制信號(hào)串?dāng)_：

• 在滿足印制電路板布線布局空間要求前提下，適當(dāng)增大傳輸線走線間距， 盡量保證走線間距符合“3W” 原則。
  

• 進(jìn)行多層板疊層結(jié)構(gòu)設(shè)計(jì)時(shí)， 盡可能減小信號(hào)層與GND 層間的高度， 前提是滿足阻抗要求。
  

• 借助前文提及的端接方式， 進(jìn)行阻抗匹配設(shè)計(jì)， 有效消除信號(hào)反射， 從而削弱信號(hào)串?dāng)_的影響。
  

• 印制電路板布線時(shí)， 盡可能避免使用過(guò)長(zhǎng)的平行線。
  

• 在進(jìn)行電路原理設(shè)計(jì)時(shí)， 盡可能在滿足時(shí)序要求的情況下選擇轉(zhuǎn)換速率較慢的電子元器件， 通過(guò)降低電磁場(chǎng)轉(zhuǎn)換速率來(lái)抑制信號(hào)串?dāng)_。
  

• 由于物理上的限制印制電路板的表層走線僅有一個(gè)參考平面， 會(huì)無(wú)形中使表層走線的耦合大于內(nèi)層走線， 因此在設(shè)計(jì)PCB 時(shí)應(yīng)該盡量保證在內(nèi)層完成對(duì)串?dāng)_噪聲敏感的信號(hào)傳輸線布線。
  

試驗(yàn)驗(yàn)證

選取一款基于DDR4 的10 層印制電路板的布線進(jìn)行仿真分析與設(shè)計(jì)優(yōu)化， 該DDR4 內(nèi)存工作頻率為2.4GHz，工作電壓為1.2V；仿真分析軟件選用Cadence 公司的Sigrity PowerSI 組件對(duì)DDR4 布線進(jìn)行阻抗仿真分析。將選取的10 層印制電路板文件導(dǎo)入PowerSI 中進(jìn)行阻抗分析， 選取DDR 部分?jǐn)?shù)據(jù)總線進(jìn)行演示， 仿真結(jié)果如圖5 （a） 所示。用顏色深淺來(lái)區(qū)分阻抗值， 如圖5（a）中右側(cè)所示， 例如（40-50）Ω 為藍(lán)色， （120-130）Ω 為黃色；由圖5（a）可看出優(yōu)化前PCB 走線的阻抗不連續(xù)，易產(chǎn)生信號(hào)反射等問(wèn)題。利用提及的優(yōu)化措施對(duì)PCB重新進(jìn)行布線后再次仿真， 結(jié)果如圖5 （b） 所示。根據(jù)仿真結(jié)果可看出， 優(yōu)化后走線的阻抗連續(xù)性明顯優(yōu)于優(yōu)化前的。因此根據(jù)試驗(yàn)結(jié)果可得出利用提出的改進(jìn)措施能夠有效改善信號(hào)完整性問(wèn)題， 提升印制電路板質(zhì)量。

圖5 阻抗仿真分析結(jié)果

結(jié)語(yǔ)

信號(hào)反射與信號(hào)串?dāng)_是影響高速印制電路板信號(hào)完整性的主要原因， 對(duì)產(chǎn)生這兩個(gè)現(xiàn)象的原因進(jìn)行深入剖析， 依據(jù)分析結(jié)果提出相應(yīng)的解決措施并將改善方式應(yīng)用于某款高速印制電路板設(shè)計(jì)工作中；利用仿真軟件對(duì)電路的信號(hào)完整性進(jìn)行仿真驗(yàn)證， 通過(guò)實(shí)驗(yàn)結(jié)果可得出提及的措施能夠有效改善信號(hào)完整性問(wèn)題， 保障高速印制電路板信號(hào)的質(zhì)量， 提升電子系統(tǒng)的穩(wěn)定性， 為高速印制電路板設(shè)計(jì)行業(yè)提供新的設(shè)計(jì)思路。

作者：茍輝，汪忠林，李堅(jiān)

來(lái)源：數(shù)據(jù)庫(kù)與信息管理